该学哪门语言？SystemVerilog VS SystemC

jdfish · 发表于 2022-6-9 10:25:16

同问哈

kl_upc · 发表于 2022-6-10 09:14:59

sv是验证工程师会用到，sc是架构师会用到，平时架构师介绍的少，所以提的人也少

ling026 · 发表于 2022-8-5 15:37:15

sv多一些

watern · 发表于 2022-10-5 22:23:23

语言很多了不看

bt_zhao · 发表于 2022-11-28 09:49:18

我现在用的是SystemVerilog

Emmet_73 · 发表于 2023-3-2 20:23:07

验证sc基本没人用了，sv主流。

liuyongchong · 发表于 2023-7-13 11:15:11

分你做啥吧

yuanpin318 · 发表于 2024-2-22 09:50:47

当然是System Verilog

yuanpin318 · 发表于 2024-2-22 09:52:48

当然是System Verilog

yuanpin318 · 发表于 2024-2-22 18:16:18

当然是System Verilog

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