该学哪门语言？SystemVerilog VS SystemC

kingwu1234 · 发表于 2015-10-10 23:28:52

it's determined by EDA VENDOR, more or less.

a1484118140 · 发表于 2015-10-12 07:35:04

both both

marco0109 · 发表于 2015-10-22 17:26:57

現在比較多人用sv了喔學sv就好了

nxptiger5 · 发表于 2015-10-26 13:10:32

To verify, System verilog is good!!

pine_stone · 发表于 2015-10-31 13:15:04

systemverilog 还是不错的

xjxmax · 发表于 2016-1-26 01:22:37

prefer HDL

fengchen89 · 发表于 2016-1-26 11:40:34

都学看公司用什么，语言不是最重要的花一个月在语言那边就可以。

tianya1998 · 发表于 2016-1-28 15:29:10

回复 21# mafan88

i thanks so..

ussr88 · 发表于 2016-5-21 11:18:58

回复 10# genghis

System Verilog is widely used in the industry. ^^

legenlay · 发表于 2016-6-7 21:11:40

SV必须滴

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