该学哪门语言？SystemVerilog VS SystemC

sean12 · 发表于 2017-1-22 21:22:46

现在开发都是直接用C了，

wangcaibaobao9 · 发表于 2017-2-16 09:56:35

学习了

finaljoker · 发表于 2017-3-14 21:49:20

谢谢楼主

csgood · 发表于 2017-7-8 06:27:26

肯定先学Systemverilog， design, verification再加上assertion和coverage，都用sv. 是一个大一统的语言。熟练sv以后，要做system modeling的话，再学c++/systemC吧。systemC本质上只是C++宽展的类库。

泪相随 · 发表于 2017-7-10 10:18:19

好东西，慢慢看

原子弹001 · 发表于 2017-8-1 21:29:39

xueFPGA，来至芯科技

tezhi · 发表于 2017-8-1 22:10:33

SV比較好~~~

stalinamit · 发表于 2017-8-2 02:53:50

Thanks

原子弹001 · 发表于 2017-8-9 18:29:16

学习Verilog, SV北京至芯科技欢迎您！！！！！！！！！！！

原子弹001 · 发表于 2017-8-15 20:28:07

回复 1# albe2t

Verilog是基础，夏老师的书不错

账号		自动登录	找回密码
密码			注册

[求助] 该学哪门语言？SystemVerilog VS SystemC