该学哪门语言？SystemVerilog VS SystemC

纵振强 · 发表于 2020-12-3 21:23:15

sv, system C 跟C/C++一样要搞指针，搞不好会溢出

qiu1111 · 发表于 2021-4-25 10:00:22

SystemVerilog

chentb1990 · 发表于 2021-5-21 08:36:26

前端设计工程师，正在学SV，希望以后还能搞搞验证啥的

corinwjx · 发表于 2021-6-3 05:47:06

基于C/C++的HLS起来以后SystemC又有用武之地了。UVM+SystemC+CPP的验证都有。

Merker · 发表于 2021-7-29 11:55:26

十年间的变化真快

xfwang76 · 发表于 2021-12-26 20:49:43

sc打通了全流程。sv更想快餐文化

xxxiexieu · 发表于 2022-1-12 10:03:45

果真还是systemverilog用的更多一点有名点哈哈哈

zyffpga · 发表于 2022-3-16 15:02:04

SystemVerilog 为主

kl_upc · 发表于 2022-4-29 13:37:41

暴弱了发表于 2011-11-23 09:47
听说SC已死。几大验证方法学用的都是SV。

sv验证工程师会用，sc架构师会用······

MR.vol · 发表于 2022-5-17 10:55:38

kalote 发表于 2011-11-23 10:20
这两种语言是做什么的与verilog有什么区别没

主要用来做验证，也可以做设计，有专门的设计语法。

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