该学哪门语言？SystemVerilog VS SystemC

doubledragon · 发表于 2014-3-23 22:05:52

虽然我一直都是用VHDL，但是我觉得如果以后要用搞嵌入式，还是学system c 要好一些。

small_wood · 发表于 2014-3-24 12:39:45

回复 1# albe2t

只学一门是不够的, 工作久了你会发现,有时候不是你想用什么语言,而是工作需要用什么语言,到用的时候你都得会...

Ghost8207 · 发表于 2014-4-6 10:34:19

个人建议学system verilog。如果有verilog基础就更好了。

yanda007 · 发表于 2014-4-7 12:47:54

学逻辑还是sv

onearangel · 发表于 2014-4-10 08:14:25

必须的SystemVerilog啊

hzx1624 · 发表于 2014-5-2 20:21:49

sv，欢迎一起交流交流

zhaolightlee · 发表于 2014-5-21 10:05:28

支持systemVerilog

amty0123 · 发表于 2014-5-25 18:31:12

systemverilog比較像印體

yishiliu · 发表于 2014-6-7 22:56:25

一起学习

zhaowenzhe · 发表于 2014-6-9 00:38:38

是啊。做验证的一整套工具。

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