该学哪门语言？SystemVerilog VS SystemC

alex5880 · 发表于 2013-10-31 16:12:14

目前都在學習阿~~謝謝

rop195 · 发表于 2013-11-2 15:41:03

学习了

蛋炒饭 · 发表于 2013-12-6 21:18:52

果断SV

xaaa001 · 发表于 2013-12-12 07:17:46

其实现在SV 也比较强大了

但是要做软硬件协同仿真用SC会更方便！

flyerming · 发表于 2013-12-12 16:45:33

看自己吧，哪个感兴趣就哪个。

zwjin_87 · 发表于 2014-1-6 16:19:57

我个人的看法是可以学习SC搭建TLM模型，然后使用UVM验证平台做验证。

neufeifatonju · 发表于 2014-1-13 12:06:16

路过，沙发

celestin2011 · 发表于 2014-3-1 22:13:47

有时间就都学啊

seal_z · 发表于 2014-3-2 02:40:06

SystemC

zywttt · 发表于 2014-3-2 22:42:02

学习sv用于做验证
SC用于做架构和算法设计评估

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