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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 该学哪门语言？SystemVerilog VS SystemC

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楼主: albe2t

[求助] 该学哪门语言？SystemVerilog VS SystemC

发表于 2013-5-15 02:17:03 | 显示全部楼层

system verilog should be better

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发表于 2013-5-16 05:34:27 | 显示全部楼层

sv 吧， sc太高端

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发表于 2013-5-23 22:00:04 | 显示全部楼层

看需求吧。

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发表于 2013-5-25 14:38:59 | 显示全部楼层

学好了以后都一样的

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发表于 2013-6-2 17:59:08 | 显示全部楼层

验证还是SV吧

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发表于 2013-7-7 19:06:56 | 显示全部楼层

SystemVerilog

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发表于 2013-7-8 06:26:26 | 显示全部楼层

似乎ise还不支持sv

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发表于 2013-7-14 20:54:47 | 显示全部楼层

sv吧，sc偏向于建模方面

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zhuyi1234567899

发表于 2013-7-15 18:09:52 | 显示全部楼层

回复 12# albe2t

验证方法学的一种

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发表于 2013-8-15 21:37:19 | 显示全部楼层

SV应该是以后的趋势

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