设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 直接产生verilog的testbench的python脚本

1 ... 3 4 5 6 789 10 11 12 ... 18 / 18 页下一页

返回列表发新帖

楼主: haimag

[原创] 直接产生verilog的testbench的python脚本

发表于 2017-2-18 00:59:06 | 显示全部楼层

谢谢！学习学习！牛

回复支持反对

发表于 2017-2-22 02:35:04 | 显示全部楼层

感谢楼主！

回复支持反对

发表于 2017-2-22 14:24:06 | 显示全部楼层

xialaikankan

回复支持反对

发表于 2017-2-22 16:01:54 | 显示全部楼层

试试，谢谢分享。

回复支持反对

发表于 2017-3-23 21:20:26 | 显示全部楼层

非常感谢你

回复支持反对

发表于 2017-3-23 21:29:37 | 显示全部楼层

好东西谢谢分享不知道能不能行

回复支持反对

发表于 2017-3-26 19:55:57 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2017-4-14 09:46:52 | 显示全部楼层

谢谢，看看先。

回复支持反对

真实的螃蟹

发表于 2017-5-27 23:44:52 | 显示全部楼层

厉害了！学习了！

回复支持反对

发表于 2017-6-28 06:58:24 | 显示全部楼层

非常感謝~~~~

回复支持反对

1 ... 3 4 5 6 789 10 11 12 ... 18 / 18 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-10 01:17 , Processed in 0.148926 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表