该学哪门语言？SystemVerilog VS SystemC

hengsir · 发表于 2012-12-2 17:55:01

听说SC已死。几大验证方法学用的都是SV。
暴弱了发表于 2011-11-23 09:47

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SV已经确定主流地位了，剩下的就是验证方法学之争了。

chengweiquan · 发表于 2012-12-3 10:20:54

SystemVerilog & SystemC
都不能综合吧

desk3000 · 发表于 2012-12-4 13:27:17

我觉得SystemVerilog好一点！！

260000 · 发表于 2012-12-7 12:03:03

CCCC

thinki_cao · 发表于 2012-12-7 13:08:44

verilog主要用来RTL设计的

u886520 · 发表于 2012-12-9 18:17:17

回复 1# albe2t

都好

eevvoo · 发表于 2012-12-17 22:29:55

SystemVerilog感覺越來越強大了驗證方面大多都是SystemVerilog來完成

newnewsitter · 发表于 2012-12-27 20:09:55

都学，不冲突。我们都在用。

liusong106 · 发表于 2012-12-30 20:52:10

算法工程师可以学sc

lxbombs · 发表于 2012-12-30 23:23:59

艰难选择

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