该学哪门语言？SystemVerilog VS SystemC

tbb2009 · 发表于 2012-9-3 04:17:46

SC for modeling, SV for verification, so far verilog for design is still OK.

haitaox · 发表于 2012-9-3 19:43:22

必然是sv啊

zhucedewan · 发表于 2012-9-4 09:49:15

都学不就好了

not · 发表于 2012-9-4 10:25:58

SV will kill VHDL

zgj07 · 发表于 2012-9-4 11:32:32

应该是SV好些吧

naruto65 · 发表于 2012-9-8 10:06:15

同问各位大神

kka · 发表于 2012-9-15 19:08:28

小弟我目前是在學習SV,還請各位大大多多指教...

非洲小白脸 · 发表于 2012-9-24 19:35:43

看情况吧

whz7783478 · 发表于 2012-9-24 21:46:53

现在的主流是SV

小鸟探戈 · 发表于 2012-9-28 10:39:31

貌似公司里SV用的比较多一些

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