该学哪门语言？SystemVerilog VS SystemC

q123zhao2008 · 发表于 2012-8-16 10:23:17

学习了

canito777 · 发表于 2012-8-17 14:18:56

SystemC can also be used in synthesis

q123zhao2008 · 发表于 2012-8-17 19:00:44

我也想知道

lstarsoul · 发表于 2012-8-19 17:16:32

回复 2# 暴弱了

楼上正解，SC是业外的提出的，由软件工程师思想设计的，根本不适应我们硬件工程师的思维方式，注定要死

tbb2009 · 发表于 2012-9-3 04:17:46

SC for modeling, SV for verification, so far verilog for design is still OK.

haitaox · 发表于 2012-9-3 19:43:22

必然是sv啊

zhucedewan · 发表于 2012-9-4 09:49:15

都学不就好了

not · 发表于 2012-9-4 10:25:58

SV will kill VHDL

zgj07 · 发表于 2012-9-4 11:32:32

应该是SV好些吧

naruto65 · 发表于 2012-9-8 10:06:15

同问各位大神

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