在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
作者 回复/查看 最后发表
[求助] DWC_pcie_ctl_dm_reference & databook - [悬赏 100 信元资产] 彼岸之花 2024-3-4 32619 彼岸之花 2025-5-30 09:43
[求助] spyglass报lint错误 明崽崽 2024-9-2 2765 xf2016 2025-5-29 17:35
[讨论] 实际项目中lint检查如何执行 maws 2023-9-14 21836 zhx_sm 2025-5-29 17:25
[原创] 解决启动dc时报错"Fatal: Design Compiler is not enabled. (DCSH-1)" liubei3121 2025-3-28 2481 achen6681 2025-5-29 17:20
[求助] 边沿检测算法为什么不考虑CDC问题? erwang 2025-5-29 2417 ljianlin 2025-5-29 15:16
Virtuso Layout Editor快捷键归纳  ...2 robin__qiu 2008-7-3 1115645 yyds10086 2025-5-29 10:41
[资料] DDR4_JESD79-4 DDR4数据手册中文翻译 xf2016 2025-3-14 8773 xf2016 2025-5-29 10:07
[求助] apb总线的psel和penable信号的意义是什么呢? qwer2016 2018-10-3 67223 erwang 2025-5-28 18:18
[求助] DFI转换成FPGA的phy接口 新人帖  ...2 ht_lch 2021-10-17 123787 飞飞学飞 2025-5-28 17:12
[求助] FlexNoc 新人帖 AleMin 2024-10-8 31280 Neverlandx 2025-5-28 15:56
[求助] 用VCS仿真xilinx mig的example design 出错 古镜子 2016-7-29 65109 叶逸昇 2025-5-28 15:52
[求助] VCS2018 License指向错误 w_kavin 2021-12-15 42215 叶逸昇 2025-5-28 10:30
[求助] MountRiver studio编译RV32I的coremark遇到压缩指令 新人帖 homelander 2025-5-28 0329 homelander 2025-5-28 10:10
[求助] 求助 HBM2 High Bandwidth Memory JESD235B/JESD235C spec - [悬赏 100 信元资产]  ...23 tonyho0119 2020-5-29 3010103 嵘儿 2025-5-27 20:24
[求助] Memory compiler生成的单口RAM的verilog model仿真发现不能正常读写??? 新人帖 james_guo 2020-11-8 105080 魏凯 2025-5-27 15:01
[求助] ISE和modelsim联合仿真中,ISE编译库并复制到modelsim的库路径后显示为空 新人帖 神传 2025-5-26 2412 神传 2025-5-27 11:06
[资料] VLSI digital design with verilog 2ed 新人帖  ...2 memory0012 2021-10-28 173665 User1123 2025-5-27 05:16
[原创] NVMe IP高速传输却放弃XDMA模块设计之2 xianuser 2025-5-25 2598 xidianuser 2025-5-26 17:49
[讨论] 今天华为面试题:异步FIFO读时钟是写时钟的100倍,或者写是读的100倍会出现什么问题? 精华3  ...23456..15 hiwzy 2016-9-11 143103032 zjq125478 2025-5-26 16:58
[求助] 求助!哪儿能买到LIN controller 的IP? - [已解决] 刘兴国 2025-5-21 6669 刘兴国 2025-5-26 10:18
[资料] New Crack MentorGraphics HDS_2021、Precision 2020、Modelsim 2021、QuestaSim 2021  ...23456..8 ricvadim 2022-1-31 7919265 mukhyang99 2025-5-24 18:34
[原创] NVMe IP高速传输却放弃XDMA模块设计之1 xianuser 2025-5-24 1414 xianuser 2025-5-24 17:45
[资料] formality workshop and student lab chengjjsihan 2025-5-3 3485 igolaps 2025-5-24 12:59
[求助] xupv5-lx110t pcie参考设计 jackking0204 2024-9-28 3688 jackking0204 2025-5-24 09:22
[求助] 求Synopsys Design Compiler 2017软件 8i8i9o9o 2023-10-7 71728 浅塘的鱼 2025-5-23 13:12
[求助] 关于spyglass检查CDC的问题 ltdxes 2018-1-30 79123 xf2016 2025-5-23 11:49
[求助] ASIC设计理论与实践——RTL验证、综合与版图设计 新人帖  ...23456 ali_sun 2022-9-12 5713104 ic886 2025-5-23 10:50
[求助] quartus VHDL MODELSIM se 10.4门级仿真 lmyyjx 2025-3-4 1728 唐源 2025-5-23 09:58
[求助] 论文研读请教 新人帖 yykglv 2025-5-5 4494 laojun001 2025-5-22 19:24
[求助] 这个代码在ASIC和FPGA上能综合吗? 隔壁小吴 2025-5-14 6610 184255 2025-5-22 16:48
[求助] 咨询类 新人帖 verilog-123123 2025-5-22 0358 verilog-123123 2025-5-22 16:47
Cy7c9689 如何使用? dragonyoo 2004-2-15 22348 verilog-123123 2025-5-22 16:45
[讨论] 变量位宽转换/数据气泡清除 新人帖 huabaoo 2025-5-15 3364 184255 2025-5-22 16:23
[原创] formality 不认二维端口信号? gerry1812 2025-5-16 2314 gerry1812 2025-5-22 13:25
[求助] spyglass报的error:clock_info05应该怎么解决 新人帖  ...2 2441697316 2023-11-1 155575 2441697316 2025-5-22 11:27
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-7-9 03:01 , Processed in 0.108622 second(s), 9 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部 返回版块