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[讨论] FPGA分配引脚和时序约束 scutlee 2024-6-19 5621 mfkiwl 2024-6-24 20:01
[原创] 基于sparten6的数码管实验总结及源码 qinzhanao 2015-1-14 31867 ic886 2024-6-24 17:59
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[讨论] AXI蝴蝶结死锁 dreamer21 2024-6-21 01095 dreamer21 2024-6-21 20:14
[求助] 关于异步复位、同步释放的问题  ...23 youbiandeni 2013-10-28 2514223 hodor 2024-6-21 18:17
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[讨论] 正在做一个DSP+FGPA协议接口,大家给点建议 expoed 2016-8-19 73756 yangxiaolanhi 2024-6-20 14:25
[求助] spyglass识别不了在.v文件里的buffer等模块应该怎么办 - [已解决] tdtlsh 2024-6-19 2655 tdtlsh 2024-6-20 14:22
[求助] xilinx的BRAM使用 zhang_cc 2024-6-14 2774 zhang_cc 2024-6-20 00:17
[求助] MIPI DPHY半双工带宽 pds懒洋洋 2024-6-14 4789 pds懒洋洋 2024-6-19 22:37
[讨论] 关于S家AXI VIP的疑问(协议检查) dreamer21 2024-6-19 2798 dreamer21 2024-6-19 20:11
[求助] 求 papers kk2009 2024-3-28 3984 igolaps 2024-6-19 19:42
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[讨论] 一片FPGA芯片能例化几个ILA,MMCM,PLL和VIO?????? scutlee 2024-5-17 3645 yangxiaolanhi 2024-6-19 16:56
[求助] DMA传输实现的问题 pseudofjxl 2019-8-29 42591 mfkiwl 2024-6-19 16:21
[原创] DMA 原理疑问---流控制  ...2 494693243 2019-11-27 169751 mfkiwl 2024-6-19 16:20
[讨论] reset有timing violation scutlee 2024-6-19 3656 Lover_Momo 2024-6-19 16:11
[讨论] 用vivado仿真只能看到最顶层的信号波形吗? scutlee 2024-5-15 1321 seayang811 2024-6-19 15:22
[讨论] vivadode vio和ila是什么关系?? scutlee 2024-5-15 2571 seayang811 2024-6-19 15:21
[讨论] vivado 的ILA不在最顶层例化可以吗 scutlee 2024-5-16 2801 seayang811 2024-6-19 15:15
[讨论] 怎么用4选1 mux搭建一个1024选1选择器?? scutlee 2024-6-19 2548 harry_hust 2024-6-19 14:11
[讨论] 时钟与脉冲 dreamer21 2024-6-17 2650 dreamer21 2024-6-18 18:39
[原创] 设计一个FPGA显卡,兼容Windows WDDM 新人帖 VFINE 2024-6-16 4974 mfkiwl 2024-6-18 18:30
[求助] spyglass显示Domain_Missing什么意思,是这个时钟没有对应作用域吗 - [悬赏 52 信元资产] tdtlsh 2024-6-18 0466 tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束 mdy-郭柏荣 2019-8-3 13233 mfkiwl 2024-6-17 20:15
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[讨论] spyglass怎么屏蔽一些模拟模块?? scutlee 2024-6-13 2639 scutlee 2024-6-17 16:46
[原创] 承接上个帖子,求问verilog中task用非阻塞赋值与阻塞赋值的区别 新人帖 niuchenxu 2024-6-16 0543 niuchenxu 2024-6-16 18:58
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