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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 开源CPU设计（Risc-v,OpenMips等） › CPU设计杂谈 › 8051核源码 Verilog

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楼主: markkknd

8051核源码 Verilog

发表于 2008-7-10 11:50:25 | 显示全部楼层

很好的資料，感謝大大無私的分享。

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发表于 2008-7-10 13:13:03 | 显示全部楼层

楼主好啊，继续加油，好东西就要多上传

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发表于 2008-7-14 16:32:43 | 显示全部楼层

好东西啊。。。。。。

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发表于 2008-7-14 20:50:49 | 显示全部楼层

opencore down de!

gao xiao ba!

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发表于 2008-7-15 07:27:53 | 显示全部楼层

看看，学习学习怎样写实际可用的处理器

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发表于 2008-7-15 07:43:46 | 显示全部楼层

看看～～～～～～～～～～～

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发表于 2008-8-11 12:12:36 | 显示全部楼层

非常感谢啊！

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发表于 2008-8-11 12:14:06 | 显示全部楼层

很经典的东西啊！

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发表于 2008-8-13 09:02:50 | 显示全部楼层

heng, OPEN core上面的冬冬！不怎么样！ BUG一大堆！

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发表于 2008-11-13 16:38:31 | 显示全部楼层

正好学习一下

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