设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Practical Guide to Simulation & Synthesis in Verilog

1 2 3 4 56 / 6 页

返回列表发新帖

楼主: sfengyu

Practical Guide to Simulation & Synthesis in Verilog

发表于 2009-11-21 15:28:47 | 显示全部楼层

好贴，支持！

回复支持反对

发表于 2009-11-21 20:45:20 | 显示全部楼层

谢谢,谢谢

回复支持反对

发表于 2009-11-21 22:02:34 | 显示全部楼层

一直找一本简明扼要的对比的 verilog 语言技巧和关键的书，大家提供一下！谢谢

回复支持反对

发表于 2010-9-24 15:46:57 | 显示全部楼层

great thanks

回复支持反对

发表于 2018-7-30 15:02:25 | 显示全部楼层

回复 1# sfengyu

谢谢谢

回复支持反对

1 2 3 4 56 / 6 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-7 05:50 , Processed in 0.069676 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表