保持时间为负怎么处理？

foggerwoody · 发表于 2009-2-10 15:08:42

现在的dff一般都有两个latch组成。
第一latch在clock低的时候latch数据
第二latch在clock高的时候latch数据
setup time是数据从第一个latch的input到第二个latch的input所要的时间
hold 只是为了防止clock的posedge来的晚而设立的
如果保证clock不会late 那么hold是不需要的

hold time 为负可能是应为clock的posedge早到的缘故吧

karierace · 发表于 2009-4-7 17:19:04

触发器本质上由两个锁存器构成，

一个电平信号由锁存器锁定是需要时间的，假定信号通过逻辑门延时为 T，则锁定过程一般至少经过两个逻辑门反馈才能形成，也即锁定时间至少2T，锁定后，如果信号继续有效，那么等待时钟边沿到来。

如果信号提前撤销，锁存器数据撤销也是需要时间的，至少得2T时间，假定在数据撤销期间，时钟边沿到来，则数据还未消失时被送入后一个锁存器。因此，在FPGA里面出现了综合hold time 为负，但这个负值很小，一般只有100～300ps，显然表示数据还未消失。

筱筱冯 · 发表于 2011-5-26 14:02:09

学习啦

tradition · 发表于 2011-5-26 16:57:10

FPGA的时钟走的比数据慢？本能理解是楼上某楼说的，时钟信号被当作普通信号处理过，导致不是走的FPGA内部默认clock tree吧

nick8484 · 发表于 2011-5-27 22:04:23

本帖最后由 nick8484 于 2011-5-27 22:30 编辑

不明白，很简单的问题为什么要复杂话？！FF hold time为负,不能说明hold time为负这个问题，当时序分析工具告诉你hold time为负时，你就要提高警惕！而不能简单说是好事情！
一般情况下，是因为时钟驱动能力的事，你用了门控钟或行波时钟使然，这时时钟不再走全局net，为了保证驱动能力，综合工具会在时钟后增加很多复制，并插入buff,多个复制钟之间的延迟不同，从而产生了时钟skew，因而很容易导致负的hold time，所以建议对时钟路径分析一下;一般合理的设计是不会出现这种情况的，当hold time为负时电路也许不会出现问题，但是事实上，你的电路已经工作在临界了，是一种不可靠的设计！

sages · 发表于 2012-9-16 21:01:03

触发器本质上由两个锁存器构成，

一个电平信号由锁存器锁定是需要时间的，假定信号通过逻辑门延时为 T， ...
karierace 发表于 2009-4-7 17:19

登录/注册后可看大图

没有看懂这段话的意思诶。。

Gary.wang · 发表于 2012-9-17 11:30:10

如果工具报hold time violation的话，基本上是时钟网络的问题；skew太大；

教父 · 发表于 2012-9-17 15:22:09

保持时间为负，你去看看你计算路径上面的单元门的延迟，这这上面想办法，选用高驱动的单元门什么的

tx00044011 · 发表于 2012-9-18 22:09:54

这个帖子时间跨度好长啊，内容也是很值得学习和揣摩的。

nwpuxiaobing · 发表于 2014-8-15 23:39:18

学习了感谢

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