保持时间为负怎么处理？

hjie · 发表于 2008-8-28 11:07:25

学习了！！

dedecaicai · 发表于 2008-8-28 15:34:22

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hzhou · 发表于 2008-9-9 14:42:48

实际library中经常有一些器件的hold time为负，很正常的现象。
使用这些器件时，仍可以按照正常的分析，确保所有path无hold time violation即可。

amin2008 · 发表于 2008-9-9 23:08:55

学习呀持续关注

hitten · 发表于 2008-9-10 10:54:06

好奇怪啊，asic与 fpga的时序理论不一样吗？
我们做asic绝对不允许setup 与hold time出现violation的。为什么这里的人说hold出现负值没有问题呢？
不知道是你们太弱还是我太弱？

schsu1 · 发表于 2008-9-10 17:17:16

谢谢分享!

icwalker · 发表于 2008-9-10 22:14:26

实际应用中，FPGA一般都会保证hold肯定能满足。而setup则需要优化电路来满足。

Jason.Lee · 发表于 2008-9-11 14:11:24

(hold time <0 ) != hold violation吧

原帖由 hitten 于 2008-9-10 10:54 发表

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好奇怪啊，asic与 fpga的时序理论不一样吗？
我们做asic绝对不允许setup 与hold time出现violation的。为什么这里的人说hold出现负值没有问题呢？
不知道是你们太弱还是我太弱？

tjaiwxc · 发表于 2008-9-13 19:27:23

hold正负只是相对的概念,跟两时钟沿相互的关系有关!
个人认为

yuhaiqun2008 · 发表于 2009-1-21 09:48:34

very good

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