保持时间为负怎么处理？

landyw · 发表于 2004-9-7 16:52:15

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保持时间为什么负值，是时钟频率太高吗？大虾通常都是怎么处理的？另外大虾能否给出建立时间、保持时间的计算公式？小弟对Altera定义的建立、保持时间公式有点疑问

landyw · 发表于 2004-9-9 11:41:50

大虾给个建议吧

brotherjam · 发表于 2004-9-9 12:49:21

今天刚看了这方面的文章，保持时间为负就是你的信号都结束了，可是有效时钟延还没有到达。
自己感觉应该是把数据的时间延长吧！
个人的一点见解，不对还请指正：）

landyw · 发表于 2004-9-9 20:16:18

是这个理儿
数据的时间延长，不知道怎么做啊？fpga里信号都是被clocked ，能延时吗？brotherjam 能否把你那篇文章共享一下？？谢了先

brotherjam · 发表于 2004-9-9 23:05:01

呵呵，是看的书，ic设计基础，西电的
我想把采样时钟的频率升高应该可以吧！然后用个D锁住，再由系统时钟采样
可是怎么会出现数据采不上的情况呢？能不能把实际问题帖出来

老扁 · 发表于 2004-9-10 09:30:19

是不是有误会啊？
保持时间为负，表示的是信号在时钟沿前就可以撤销。跟你采样频率什么的没有关系，即使你频率再高，对于那个触发器它的Hold time还是负值。负值是好事，不必担心什么的。

zero · 发表于 2004-9-10 13:49:56

下面引用由老扁在 2004/09/10 09:30am 发表的内容：
是不是有误会啊？
保持时间为负，表示的是信号在时钟沿前就可以撤销。跟你采样频率什么的没有关系，即使你频率再高，对于那个触发器它的Hold time还是负值。负值是好事，不必担心什么的。

没错，register 的setup time 对你设计的最高工作频率有限定，而hold time 与频率没关系。

landyw · 发表于 2004-9-10 16:46:47

下面引用由老扁在 2004/09/10 09:30am 发表的内容：
是不是有误会啊？
保持时间为负，表示的是信号在时钟沿前就可以撤销。跟你采样频率什么的没有关系，即使你频率再高，对于那个触发器它的Hold time还是负值。负值是好事，不必担心什么的。

负值是好事？
对于FF要想得到正确的数据不是要求一定的建立、保持时间吗，保持时间可以为负？老扁兄解释一下

一声叹息 · 发表于 2004-9-10 17:00:38

保持时间为负，肯定是由时序分析工具计算出来的，这主要是由于数据路径和时钟路径延时不同造成的。这时给出的建立/保持时间值是包括了路径延时，而不纯粹是FF的建立/保持时间。

老扁 · 发表于 2004-9-10 17:33:19

其实很好理解这个问题，我们知道setup和hold时间形成一个时间窗，只要在这个时间窗里信号稳定就ok啦。所以不必在乎hold相对时钟沿是正是负的绝对值。
对于绝大多数FF来说，我们发现基本hold时间都是0；而对于一些特殊的FF，这个时间窗可以在时钟沿的前面，其实也就是FF内部存在输入延迟功能。而这种特殊的FF，对于实现移位功能非常有用，因为你不必做hold time fix，也就不会有任何hold time violation。
当然大部分设计都是用hold为0的FF来做的。
而叹息的解释是另一方面的。不冲突。

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