保持时间为负怎么处理？

landyw · 发表于 2004-9-11 18:22:44

明白叹息兄的意思，不过对老扁兄的第一句话还是有疑问：setup和hold时间形成一个时间窗，信号在此时间窗稳定，但FF读取信号实在时钟控制下读的，而setup和hold时间的计算又是以系统时钟为基准的，若是此时间窗在时钟沿的前面，也就是hold时间为负，那么FF就不可能读到正确地数据。另外“对于绝大多数FF来说，我们发现基本hold时间都是0”是不是FF内部结构使然？

landyw · 发表于 2004-9-11 18:25:49

是不是小弟对FF的内部结构理解有误，hold时间为负还是0没有影响都是因为FF的内部的延时保证了能够正常读取数据？若是这样hold时间为负时的绝对值也应该有限制？

老扁 · 发表于 2004-9-11 19:40:20

你也不要对FF内部结构有其他猜测，俺说的是一种hold时间为负的FF，它不是通用FF。由于内部的额外延迟，它照样可以正确读取数据。
当然，这种FF的hold time绝对值不会很大。
其他情况hold time为负时，还是应该参照一声叹息的解释来理解。

landyw · 发表于 2004-9-11 19:52:56

呵呵，谢谢两位斑竹的解答
那我就问到底吧。hold 时间＝数据路径延时－时钟路径延时＋FF内部hold 时间，这个公式对吗？若是hold 时间为负的话怎么解决呢？指的是普通的FF

老扁 · 发表于 2004-9-11 21:04:22

加buffer

landyw · 发表于 2004-9-11 23:01:28

加buffer是asic里的方法吧，fpga里综合时工具会自动去掉的

一声叹息 · 发表于 2004-9-13 14:22:17

[这个贴子最后由一声叹息在 2004/09/13 02:24pm 第 1 次编辑]

下面引用由landyw在 2004/09/11 11:01pm 发表的内容：
加buffer是asic里的方法吧，fpga里综合时工具会自动去掉的

有必要非要使HOLD TIME大于或等于0吗？
你需要解决的信号应该是FPGA的输入信号吧？如果是的话，我们可以分三种情况进行讨论：
（1）假如该信号是一个异步输入信号：这种情况下分析setup/hold time是没有意义的，这应该是一条false path。
（2）假如该信号是一个源同步的输入信号：除非时钟路径的延时大大大于数据信号的路径延时，否则不会出现违背保持时间的情况；
（3）假如该信号是一个系统同步的数据信号：除非时钟网络的skew很大，否则不会出现违背保持时间的情况；

landyw · 发表于 2004-9-13 20:16:37

非常感谢叹息兄
我的目的只是保证电路正常工作，如果对于普通的FF在hold 时间为负时能保证正常工作也就没比要管hold 时间为正为负了

wintersun · 发表于 2004-9-14 17:19:55

保持时间为负好像是因为考虑到CLock trasition的原因,所以才会出来一个负值，只要满足这个负值条件，已经可以保证了clock 采样到数据了。

landyw · 发表于 2004-9-14 23:15:40

下面引用由wintersun在 2004/09/14 05:19pm 发表的内容：
保持时间为负好像是因为考虑到CLock trasition的原因,所以才会出来一个负值，只要满足这个负值条件，已经可以保证了clock 采样到数据了。

不大明白啊，能不能解释得清楚点，“只要满足这个负值条件”是说这个负值的绝对值小于某个数？

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