EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31097|排名: 32

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 40 41 42 434445 46 47 48 ... 889 / 889 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] xilinx的BRAM使用	zhang_cc 2024-6-14	2953	zhang_cc 2024-6-20 00:17
[求助] MIPI DPHY半双工带宽	pds懒洋洋 2024-6-14	41014	pds懒洋洋 2024-6-19 22:37
[讨论] 关于S家AXI VIP的疑问（协议检查）	dreamer21 2024-6-19	21020	dreamer21 2024-6-19 20:11
[求助] 求 papers	kk2009 2024-3-28	31138	igolaps 2024-6-19 19:42
[求助] 求IEEE paper	kk2009 2024-3-22	51254	igolaps 2024-6-19 19:41
[求助] 关于AD9361的多芯片同步的问题 - [已解决] ...2	TUJzzz 2023-8-1	117168	mfkiwl 2024-6-19 17:17
[讨论] 一片FPGA芯片能例化几个ILA,MMCM,PLL和VIO？？？？？？	scutlee 2024-5-17	3856	yangxiaolanhi 2024-6-19 16:56
[求助] DMA传输实现的问题	pseudofjxl 2019-8-29	42823	mfkiwl 2024-6-19 16:21
[原创] DMA 原理疑问---流控制 ...2	494693243 2019-11-27	1610323	mfkiwl 2024-6-19 16:20
[讨论] reset有timing violation	scutlee 2024-6-19	3858	Lover_Momo 2024-6-19 16:11
[讨论] 用vivado仿真只能看到最顶层的信号波形吗？	scutlee 2024-5-15	1461	seayang811 2024-6-19 15:22
[讨论] vivadode vio和ila是什么关系？？	scutlee 2024-5-15	2759	seayang811 2024-6-19 15:21
[讨论] vivado 的ILA不在最顶层例化可以吗	scutlee 2024-5-16	21001	seayang811 2024-6-19 15:15
[讨论] 怎么用4选1 mux搭建一个1024选1选择器？？	scutlee 2024-6-19	2705	harry_hust 2024-6-19 14:11
[讨论] 时钟与脉冲	dreamer21 2024-6-17	2799	dreamer21 2024-6-18 18:39
[原创] 设计一个FPGA显卡，兼容Windows WDDM	VFINE 2024-6-16	41271	mfkiwl 2024-6-18 18:30
[求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 52 信元资产]	tdtlsh 2024-6-18	0567	tdtlsh 2024-6-18 17:12
[原创] FPGA设计之时序约束	mdy-郭柏荣 2019-8-3	13440	mfkiwl 2024-6-17 20:15
[求助] 关于触发与握手 ...2	关东煮游泳 2024-6-11	111349	关东煮游泳 2024-6-17 19:02
[求助] ccs库计算	fangwang85 2024-6-13	1615	pc0918 2024-6-17 17:24
[讨论] 做spyglass遇到error？？	scutlee 2024-6-17	0532	scutlee 2024-6-17 16:49
[讨论] spyglass怎么屏蔽一些模拟模块？？	scutlee 2024-6-13	2830	scutlee 2024-6-17 16:46
[原创] 承接上个帖子，求问verilog中task用非阻塞赋值与阻塞赋值的区别	niuchenxu 2024-6-16	0730	niuchenxu 2024-6-16 18:58
[求助] verilog里task中使用非阻塞赋值	niuchenxu 2024-6-16	0660	niuchenxu 2024-6-16 18:49
[求助] VCS仿真，UVM验证平台，compile报错问题求助	justinherman 2022-7-2	32252	ruoshuihjjj 2024-6-16 11:05
[讨论] vivado卡在technology mapping 是什么意思？？？	scutlee 2024-5-8	61454	774110102 2024-6-14 16:50
[讨论] spyglass的模拟模块？？	scutlee 2024-6-14	0521	scutlee 2024-6-14 11:24
[求助] synplify XMR cross module reference 生成了black box	icdv_后生 2024-5-26	1769	icdv_后生 2024-6-14 09:35
[讨论] AXI Axcache[1]与4K边界处理	dreamer21 2024-6-13	1930	dreamer21 2024-6-13 21:04
[求助] spyglass吃RTL文件时，有的模块是现有IP，但是会报错 - [已解决]	tdtlsh 2024-6-13	11088	puxiancheng 2024-6-13 18:27
[求助] spyglass显示Domain_Missing什么意思，是这个时钟没有对应作用域吗 - [悬赏 12 信元资产]	tdtlsh 2024-6-13	0854	tdtlsh 2024-6-13 16:00
[求助] spyglassSDC报错，set_false_path拒绝应用于输出管脚悬空的地方应该怎么解决 - [悬赏 12 信元资产]	tdtlsh 2024-6-13	0737	tdtlsh 2024-6-13 15:56
关于DC综合的几个问题。望各位不吝指教！	东方之子yj 2008-3-31	817361	liuhao8365 2024-6-13 15:03
[求助] 求IEEEpaper about I3C	kk2009 2024-2-27	51332	igolaps 2024-6-13 14:02
[讨论] vivado有syntax error files	scutlee 2024-6-13	1807	A1985 2024-6-13 13:51

1 ... 40 41 42 434445 46 47 48 ... 889 / 889 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31097|排名: 32

快速发帖

浏览过的版块

站长推荐 /1