EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 30951|排名: 33

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 11 12 13 141516 17 18 19 ... 885 / 885 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[原创] ARM架构参考手册ARM V9 ...2	NeverLazyThu 2022-4-10	134583	zhou19891227 2024-12-23 09:30
[求助] Xcelium has problem to generate fsdb file - [悬赏 100 信元资产]	yllinf 2021-7-6	87522	cirand 2024-12-22 11:55
[原创] 从D触发器的逻辑结构说明建立时间和保持时间精华1 ...2 3 4 5 6	挂在天边的鱼 2011-9-28	5643408	skahill 2024-12-22 11:38
[求助] 求助FP16乘法器设计问题	烈烈风中 2024-7-23	61317	lyleshao 2024-12-22 03:23
[求助] Xilinx的DDS IP核的RTL代码，一般从哪可以得到？ ...2	helimpopo 2024-11-13	111011	helimpopo 2024-12-20 20:41
[求助] 关于12nm工艺下的1R1W SRAM选择	sunbox98 2024-8-4	51623	sunbox98 2024-12-20 18:56
[求助] 为什么PR后的时序会好于DC后？	LQY2000 2024-12-18	8996	LQY2000 2024-12-20 17:18
[求助] 除了mcdf，还有什么项目适合入门uvm验证	tenandseven 2023-3-20	32116	jiangnaner 2024-12-20 16:49
[转贴] 定点数与截位	gmei1981 2024-12-19	2864	gmei1981 2024-12-20 13:53
[求助] 综合的log里面显示时序违例优化到0了，但是report_timing还会报出-2ns的违例路径	2441697316 2024-12-20	0493	2441697316 2024-12-20 11:20
[求助] tetramax出patten之压缩逻辑 ...2 3	jinfeier 2024-12-17	251593	2596784844 2024-12-20 10:41
[其它] 南京芯博瑞电子科技有限公司，有所有进口的全品牌与全系列，价格合适，欢迎咨询	芯博瑞小管 2024-12-16	4538	芯博瑞小管 2024-12-20 08:58
[求助] DC逻辑综合时候怎么保留hierarchy，不让工具给flatten了 ...2	east1203 2019-5-6	119124	SYSCLK_ERIC 2024-12-19 17:33
[求助] vcs DVE中如何显示fsm的状态值	yinsongzhu 2011-3-16	54508	renlai疯 2024-12-19 16:00
[求助] 请教verdi行间距	bujue 2022-9-5	62992	ty_xiumud 2024-12-19 14:44
[讨论] 目标是芯片架构工程师应该怎么努力	Yuki_IC 2024-12-17	3971	memcad 2024-12-18 22:44
[求助] 能否通过virtuoso的.tf得到用于icc的.tf	ChangJingLu 2024-12-18	2706	lurenjie123 2024-12-18 17:47
[求助] 关于create_generated_clock中get_pins的疑问 ...2 3	leijing 2018-9-6	2712421	chenniao 2024-12-18 17:27
[求助] HLS综合错误	sins17 2024-12-18	0353	sins17 2024-12-18 15:50
[求助] FPGA & RS232串口管脚分配疑问	时间在走人在变 2024-12-18	0448	时间在走人在变 2024-12-18 15:23
[原创] force赋值reg和wire的区别	atlandis 2012-5-8	53326	点灯小能手 2024-12-18 14:31
[求助] PDK的器件输出负载电容为0，dc max_capacitance违例	chenyipangyou 2024-4-2	2886	没事早点睡 2024-12-18 13:36
[资料] Static Timing Analysis for Nanometer Designs ...2 3 4 5	lgp510775906 2020-3-30	4513832	zzhito 2024-12-18 10:16
[讨论] 异步fifo设计中使用格雷码方案时时序约束问题 ...2	zhanghi 2010-11-15	1211724	统计局呵呵 2024-12-18 10:02
[求助] 综合怎么设置不进行时序优化，只做面积优化？	2441697316 2024-12-17	3478	harry_hust 2024-12-18 09:56
[求助] 求 smic 40 HV 的memory compiler	atlandis 2024-12-18	0344	atlandis 2024-12-18 09:07
[资料] 数字滤波器设计资料 ...2	wufeng233 2021-5-12	133813	ztchan 2024-12-18 00:10
[资料] 数字滤波器的MATLAB与FPGA实现Altera/Verilog版 ...2 3 4 5 6..9	jlf521 2018-8-30	8432520	ztchan 2024-12-18 00:09
[原创] 三个月开发NVMe IP不是梦	xidianuser 2024-12-6	3902	xianuser 2024-12-17 23:29
[原创] ip交流 ...2 3 4 5 6..27	Beninggg 2023-8-7	26715062	Beninggg 2024-12-17 19:50
[求助] Verilog 打拍对齐	icecola 2024-12-10	5949	夏尔 2024-12-17 16:29
[求助] verilog中task的格式问题	Arthurjlin 2021-2-20	95994	love_ee 2024-12-17 15:26
[求助] NIC400 remap配置方法	Liang_Xiaoqian 2024-11-29	5755	时常在坑爹 2024-12-17 09:40
[求助] spyglass stopfile 和 ignorefile, stop和ignoredu什么区别	sducut 2023-11-17	41991	sducut 2024-12-17 09:32
[求助] 关于spygalss的warning，STARC05-1.3.1.3 ...2	eexng 2023-3-4	139499	Hedtsssss 2024-12-16 22:40

1 ... 11 12 13 141516 17 18 19 ... 885 / 885 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 30951|排名: 33

快速发帖

浏览过的版块