IC设计与FPGA设计中乘法器的疑问

redlemon

一直很好奇大家讲在verilog语言中使用 * 会耗费很多资源于是搜集了一些资料
首先：在FPGA中，如果直接使用*号，在综合的时候，vivado会自动判断是使用LUT资源还是DSP资源来实现。
这跟位宽相关，小位宽的时候vivado会使用LUT资源来实现，大位宽时则会调用DSP。
还跟资源相关，如果FPGA板子LUT或者DSP资源多，可以直接使用指令来约束综合。
        例：(* use_dsp48="yes" *)指定使用DSP
另外在IC设计中，因为很多情况下可能不会集成DSP上去，因此应该直接使用*号还是使用自己写的乘法器呢。一般情况下，还是直接使用*号，交给DC自己取判断来综合出乘法器电路，其会调用DesignWare中的乘法器IP。也可以写约束来具体选择哪种乘法器。
        大概是这个样子，个人浅薄的认知，有错误还请指正。

liuguangxi

直接写*就行了，设置好时序约束让DC自己去优化

edacw

如果你要自己定制乘法器内部的电路结构，可以自己写RTL甚至全定制自己画，如果DW的可以满足，就直接*。

scutlee

   

liuguangxi 发表于 2024-8-4 16:59
直接写*就行了，设置好时序约束让DC自己去优化

综合出来的是一个组合电路？？如果我要写256bit的乘法器，要跑1GHz怎么办呢？？

liuguangxi

   

scutlee 发表于 2025-3-21 17:06
综合出来的是一个组合电路？？如果我要写256bit的乘法器，要跑1GHz怎么办呢？？
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在乘法运算后面用寄存器打几拍，DC当中针对这个子模块设置寄存器重定时功能

scutlee

打空拍吗

scutlee

   

liuguangxi 发表于 2025-3-21 18:28
在乘法运算后面用寄存器打几拍，DC当中针对这个子模块设置寄存器重定时功能
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要输入什么命令

                               
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liuguangxi

   

scutlee 发表于 2025-3-22 21:14
打空拍吗

是的，直接打拍

scutlee

   

liuguangxi 发表于 2025-3-23 17:55
是的，直接打拍

那综合应该加哪一条指令？？时序约束有什么特别的约束？？

liuguangxi

   

scutlee 发表于 2025-3-24 10:21
那综合应该加哪一条指令？？时序约束有什么特别的约束？？

compile_ultra命令前面加上
set_optimize_registers [get_designs designA]

假设designA是包含需要寄存器重定时的子模块