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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › verilog 练习题，很不错，能独立做完，可以胜任一般项目 ...

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楼主: newlook

verilog 练习题，很不错，能独立做完，可以胜任一般项目了

发表于 2010-1-18 20:44:07 | 显示全部楼层

谢谢就当练习

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发表于 2010-3-20 16:01:59 | 显示全部楼层

有答案吗

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发表于 2010-3-20 17:07:37 | 显示全部楼层

dddddddddddddddddddd

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发表于 2010-3-21 20:16:20 | 显示全部楼层

有答案吗

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发表于 2010-3-21 21:47:42 | 显示全部楼层

好东西，谢谢了

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发表于 2010-3-22 21:27:15 | 显示全部楼层

学习学习

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发表于 2010-11-5 09:09:02 | 显示全部楼层

支持下

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发表于 2010-11-5 09:38:22 | 显示全部楼层

11111111111

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发表于 2010-11-5 14:19:11 | 显示全部楼层

不知道是什么

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发表于 2010-11-8 15:25:21 | 显示全部楼层

thanks for sharing

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