设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › modelsim使用_+_前仿真_+_后仿真_+_verilog

1 ... 3 4 5 6 789 10 11 12 / 12 页下一页

返回列表发新帖

楼主: szx12261019

[资料] modelsim使用_+_前仿真_+_后仿真_+_verilog

发表于 2011-10-18 16:50:22 | 显示全部楼层

顶起。谢谢分享楼主

回复支持反对

发表于 2011-10-18 18:03:26 | 显示全部楼层

下来看看！

回复支持反对

发表于 2011-11-22 10:48:08 | 显示全部楼层

看看,正要用

回复支持反对

发表于 2011-11-22 12:37:25 | 显示全部楼层

不错不错，谢谢了

回复支持反对

发表于 2011-12-28 13:39:25 | 显示全部楼层

kankan!!!!

回复支持反对

发表于 2011-12-28 15:29:20 | 显示全部楼层

正在搞这方面的东西，谢谢楼主

回复支持反对

发表于 2011-12-28 17:02:07 | 显示全部楼层

thanks

回复支持反对

发表于 2012-8-14 00:49:50 | 显示全部楼层

强烈支持楼主

回复支持反对

发表于 2012-8-14 09:49:31 | 显示全部楼层

谢谢楼主！很好！

回复支持反对

发表于 2012-8-27 13:28:35 | 显示全部楼层

好东西啊

回复支持反对

1 ... 3 4 5 6 789 10 11 12 / 12 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-13 22:45 , Processed in 0.141933 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表