inout型信号问题

showting

[这个贴子最后由showting在 2004/10/12 09:50pm 第 1 次编辑]

我定义数据线AD为inout型，但是仿真时数据线的信号居然是不定的，如果将数据线分开为两部分in型和out型，仿真结果就对了，inout型数据线怎么用啊？？？
这是仿真软件的事还是程序写的有问题？（仿真软件是Quartus2）

atuhappy

查一下以前的帖子
讲了如何使用inout

showting

我的程序代码如下：
        .
        .
ad：inout std_logic_vector(2 downto 0);
        .
        .
process(clk,reset)
begin
if reset='0' then
   ad_out<="101";
elsif clk='1' and clk'event then
   if ce='0' then
      ad_in<=ad;
   elsif ce='1' then
      ad<=ad_out;
   end if;
end if;
end process;
这是我写的测试inout型信号的程序，在仿真图中发现，ad总线只是相当于out型，这句ad<=ad_out功能实现了，这句ad_in<=ad没有起作用。我分为两个进程，但还是不行，应该怎么办啊？

showting

总线的inout型应该是很平常的类型啊，为什么在使用中会出现这样的问题，在实际电路中，是不应该这样的呀！

showting

版主我的网络很慢，能不能再讲一下？谢谢了先！！！

showting

library ieee;
use ieee.std_logic_1164.all;
entity tbus is
port(datab:inout std_logic_vector(7 downto 0);
     din:in std_logic_vector(7 downto 0);
     doutut std_logic_vector(7 downto 0);
     rd:in std_logic;
     ce:in std_logic);
end tbus;
architecture a_tbus of tbus is
begin
datab<=din when ce='0' and rd='0' else (others=>'1');
dout<=datab when ce='0' and rd='1' else (others=>'1');
end a_tbus;
上面的这段程序在max plus2 中编译可以通过，仿真时在datab【inout std_logic_vector(7 downto 0)】上信号是不确定的。
如果用modelsim仿真可以得到正确地结果
到底是程序的问题还是软件的问题？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？？

九鼎

在verilog中，要设定控制信号，如：
inout   [5:0] a;
input         c;
reg     [5:0] out;
assign   a=c?out:8'bz;
always @(...)
out=a;
VHDL不清楚。

showting

[这个贴子最后由showting在 2004/10/13 09:17pm 第 1 次编辑]

我查到了inout port的架构图，是有输入控制信号和输出控制信号，但是不知道怎么用，也没找到例程，我想也应该有控制信号，但我上面引用的程序却没用控制信号。郁闷！！！

showting

叔叔阿姨。大哥大姐们，帮帮忙吧！！！
pci的数据引线是inout型的，就32根，我用状态机，不行；用控制信号，还是不行。程序就差这了，这个inout型到底怎么用啊，前面的帖子搜过了，都不适合我。各位帮帮忙吧？？？呜呜呜....呜呜呜.....

atuhappy

library ieee;
use ieee.std_logic_1164.all;
entity tbus is
port(datab:inout std_logic_vector(7 downto 0);
    din:in std_logic_vector(7 downto 0);
    doutut std_logic_vector(7 downto 0);
    rd:in std_logic;
    ce:in std_logic);
end tbus;
architecture a_tbus of tbus is
begin
datab<=din when ce='0' and rd='0' else (others=>'z');          //改为z
dout<=datab when ce='0' and rd='1' else (others=>'1');
end a_tbus;