input pin floating

xiaoyue12

不允许，在syn阶段，工具默认会对verilog中的input pin floatting处理为assign1'b0，这样在pr阶段，工具就统一加tie cell了。这种情况下，一般不会在pr看到floatting input pin了。signoff是不允许有floatting input pin的，drc和erc应该都能check出来吧

只爱搞钱的帆帆

   

lgs4903483 发表于 2025-5-30 09:44
所以这种情况需要反馈给前端，让前端接0或者1 对吧? 然后后端接对应的lef cell
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综合前如果就是悬空，需要前端确认设计是不是连错了，如果确实是不用的应该把这个pin删掉。