input pin floating

lgs4903483 · 发表于 2025-5-29 22:59:05

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后端pr工具会对input pin floating的pin插入tieh或者tiel cell，但是有的input pin悬空的网表里面就没接1’b 或者0‘b 这种后端工具也不会在input pin插入tie cell

最后输入pin就是真的什么都没接，请问这种可以允许吗？

xxzzc · 发表于 2025-5-30 06:32:36

一般不允许，反馈给前端，让前端改网表

keenkeen · 发表于 2025-5-30 08:34:15

就会有漏电风险了，漏个几毫安他们就爽了。

Cribug2022 · 发表于 2025-5-30 09:39:49

不行

lgs4903483 · 发表于 2025-5-30 09:42:37

keenkeen 发表于 2025-5-30 08:34
就会有漏电风险了，漏个几毫安他们就爽了。

正常工作可以吗？

lgs4903483 · 发表于 2025-5-30 09:44:25

Cribug2022 发表于 2025-5-30 09:39
不行

所以这种情况需要反馈给前端，让前端接0或者1 对吧? 然后后端接对应的lef cell

lgs4903483 · 发表于 2025-5-30 09:46:20

lgs4903483 发表于 2025-5-30 09:44
所以这种情况需要反馈给前端，让前端接0或者1 对吧? 然后后端接对应的lef cell
...

这种前端没接任何东西的pin，我在综合后的release的网表里面都没看到。

没看到任何这个pin的信息。

lgs4903483 · 发表于 2025-5-30 09:48:00

xxzzc 发表于 2025-5-30 06:32
一般不允许，反馈给前端，让前端改网表

这种逻辑上没接任何东西的，综合release的网表都没这个pin，只有接了1或者0的pin 在release的网表里面可以看到。

这种还需要前端RTL去解决吧，让他们接0或者1 然后综合综合release？

lgs4903483 · 发表于 2025-5-30 09:50:29

keenkeen 发表于 2025-5-30 08:34
就会有漏电风险了，漏个几毫安他们就爽了。

请问下这个情况正常吗？不是说floating正常，而是说：
这种逻辑上没接任何东西的，综合release的网表都没这个pin，只有接了1或者0的pin 在release的网表里面可以看到，请问这个是正常的吗？
所以这种还需要前端RTL去解决吧，让他们接0或者1 然后综合综合release对吧？

icc_learner · 发表于 2025-5-30 11:09:50

输入无论如何都不能悬空，输出有些时候允许悬空

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