芯片封装对ESD影响如何做静态检查

zhangyang370281

   

gratwo 发表于 2025-2-26 11:15
大概率也不需要仿真，看看两个封装的参数就可以了

看过了，信号管脚封装电学参数变化不大

ksj116

你可以进一步摸底测试，看是不是pass 2KV的 margin多少。同样的不同封装也是一样，需要摸底测试，极限在什么档位。比如2200V or 1800V。如果不是太大，你不同封装引起fail大概率是偶尔因数，不能完全让封装背黑锅。还有，寄生电感会引起最大钳压不同，可以仿真比较看看。

zhangyang370281

   

ksj116 发表于 2025-2-27 11:21
你可以进一步摸底测试，看是不是pass 2KV的 margin多少。同样的不同封装也是一样，需要摸底测试，极限在什 ...

测试过了，旧版封装该类型管脚失效ESD等级为HBM 3KV，我觉得Margion还是很足的，另外我司没有专门测试ESD的设备，每次都是第三方检测结构测试，比较费钱，不能自由的做各种实验

gratwo

   

zhangyang370281 发表于 2025-2-26 20:50
看过了，信号管脚封装电学参数变化不大

答复：这个确认过了，同一批次的芯片（1个LOT），但是不同晶圆，不同晶圆的生产工艺角不同，我们严重怀疑工艺角的影响，之前过2KV的采用的TT生产的，后面不过2KV才采用的FF生产的，当然工艺角对ESD性能的影响是什么样的？目前还不清楚，不知您了解多少
另外比较了不同封装两颗芯片失效管脚的电学参数差异很小，电感差异不超过10%，肯定不是封装降低了ESD性能



FF corner的过不了2KV，TT corner可以过2kv

工艺角影响很多参数，大概率主要因素是因为器件BV下降了。

gratwo

答复：这个确认过了，同一批次的芯片（1个LOT），但是不同晶圆，不同晶圆的生产工艺角不同，我们严重怀疑工艺角的影响，之前过2KV的采用的TT生产的，后面不过2KV才采用的FF生产的，当然工艺角对ESD性能的影响是什么样的？目前还不清楚，不知您了解多少
另外比较了不同封装两颗芯片失效管脚的电学参数差异很小，电感差异不超过10%，肯定不是封装降低了ESD性能


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确认一下是不是用了GGMOS结构。如果是就解释通了

海研芯

我们可以做ESD测试 是有CNAS资质的第三方检测机构，可以进行ESD测试 如果进行多种实验 可以只收个租场费 价格方面可以比较一下

zhangyang370281

   

gratwo 发表于 2025-3-13 10:14
答复：这个确认过了，同一批次的芯片（1个LOT），但是不同晶圆，不同晶圆的生产工艺角不同，我们严重怀疑 ...

工艺厂商反馈其ESD版图检查的P2P/CD可以覆盖Corner的变化，工厂不认为是Corner不同导致的ESD失效

zhangyang370281

   

gratwo 发表于 2025-3-13 10:25
答复：这个确认过了，同一批次的芯片（1个LOT），但是不同晶圆，不同晶圆的生产工艺角不同，我们严重怀疑工 ...

不是GGMOS结构，采用的是diode结构

zhangyang370281

   

海研芯 发表于 2025-3-21 18:12
我们可以做ESD测试 是有CNAS资质的第三方检测机构，可以进行ESD测试 如果进行多种实验 可以只收个租场费 价 ...

能否咨询一下 JEDEC JS-001的测试方法关于IO2IO测试方法，IO2IO单对单Zap和IO2IO单对多Zap，都是允许的吗？

gratwo

   

zhangyang370281 发表于 2025-4-28 10:54
不是GGMOS结构，采用的是diode结构

diode反向击穿作为泄放通路吗？

还是diode+power clamp？