PLL的输出时钟应该怎么约束？？

xylimm

   

scutlee 发表于 2024-6-24 10:09
那PLL是的倍频是可调节的呢？？应该怎么约束？？

用create_generated_clock，如果可调节则每个设置调用一次，从第二个设置开始要添加-add选项。

scutlee

   

xylimm 发表于 2024-6-29 09:18
用create_generated_clock，如果可调节则每个设置调用一次，从第二个设置开始要添加-add选项。
...

那为什么不只设置最大那一个，频率高的约束了，低的也可以过的

freemanhans

   

scutlee 发表于 2024-6-27 11:04
如果是asic的pll呢？？怎么约束

如果pll频率可调节，在验证的时候肯定要固定下来倍率，不同的case对应不同的倍率当然也要对应不同的约束

GGuoDDong

create_clock -name pll_clk -period 20 [get_pins top/crm/pll/clk_out]   

k2015

设计中的PLL频率可调节， 还支持不同配置的SSC， 这样相当于输出时钟和refclk相位不固定，应该看作异步时钟吗？

YIGANDAHEIQIANG

用create_clock，对工具而言，无论输出几路都是异步时钟，对参考时钟也是异步的。