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楼主: scutlee

[讨论] PLL的输出时钟应该怎么约束??

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发表于 2024-6-29 09:18:17 | 显示全部楼层


   
scutlee 发表于 2024-6-24 10:09
那PLL是的倍频是可调节的呢??应该怎么约束??


用create_generated_clock,如果可调节则每个设置调用一次,从第二个设置开始要添加-add选项。
 楼主| 发表于 2024-7-1 10:14:29 | 显示全部楼层


   
xylimm 发表于 2024-6-29 09:18
用create_generated_clock,如果可调节则每个设置调用一次,从第二个设置开始要添加-add选项。
...


那为什么不只设置最大那一个,频率高的约束了,低的也可以过的
发表于 2024-7-1 15:10:33 | 显示全部楼层


   
scutlee 发表于 2024-6-27 11:04
如果是asic的pll呢??怎么约束


如果pll频率可调节,在验证的时候肯定要固定下来倍率,不同的case对应不同的倍率当然也要对应不同的约束
发表于 2024-7-5 16:22:27 | 显示全部楼层
create_clock -name pll_clk -period 20 [get_pins top/crm/pll/clk_out]   
发表于 2024-7-27 23:44:09 | 显示全部楼层
设计中的PLL频率可调节, 还支持不同配置的SSC, 这样相当于输出时钟和refclk相位不固定,应该看作异步时钟吗?
发表于 2024-7-28 09:51:49 | 显示全部楼层
用create_clock,对工具而言,无论输出几路都是异步时钟,对参考时钟也是异步的。
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