关于vivado源同步、中心对齐、ddr模式，时序约束的疑惑

admiration123 · 发表于 2020-6-29 19:43:08

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上面几张图，描述有问题吧，对于上升沿采样的数据， -max应该是采样周期（T/2）减去上升沿之前有效窗口dv_bre，-min应该为下降沿之后有效窗口dv_afe吧，和上图中描述不一样。

admiration123 · 发表于 2020-6-29 19:44:24

有没有大佬来解释一下啊，感觉好晕？

admiration123 · 发表于 2020-6-30 09:57:43

顶一顶，让大佬看到。

asic_service · 发表于 2020-6-30 17:11:23

需要明白在input/output 约束时，-max t0, -min t1。这个地方的t0/t1是芯片外部逻辑（走线）的延时，不是你自己芯片内部的延时。然后再慢慢推导吧。

推荐一个不错的数字IC/FPGA前段设计深度入门课：
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单行路 · 发表于 2020-7-2 17:45:13

上图的描述是正确的。input_delay的约束是针对的launch边沿来讲的，那么对于上升沿的约束，也就是说，上升沿是launch edge，下降沿是latch edge。然后你在理解一下子。

admiration123 · 发表于 2020-7-3 08:59:30

单行路发表于 2020-7-2 17:45
上图的描述是正确的。input_delay的约束是针对的launch边沿来讲的，那么对于上升沿的约束，也就是说，上升 ...

你这么一说我就明白了，之前一直把上升沿约束当做捕获沿了，谢谢！

admiration123 · 发表于 2020-7-3 09:00:47

单行路发表于 2020-7-2 17:45
上图的描述是正确的。input_delay的约束是针对的launch边沿来讲的，那么对于上升沿的约束，也就是说，上升 ...

你这么一说我就明白了，之前上升沿约束，一直把上升沿当捕获沿了，谢谢！

单行路 · 发表于 2020-7-4 13:23:38

能能帮你解决你的疑惑，比解决一个bug还有成就感

杜旭飞 · 发表于 2020-7-22 20:21:01

单行路发表于 2020-7-4 13:23
能能帮你解决你的疑惑，比解决一个bug还有成就感

谢谢带佬解惑！！以前一直不明白这个地方！！

zhucheyongdeya · 发表于 2022-2-9 11:23:21

我也想看一下这本书，能不能共享，发书名也可以，多谢了

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