设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › RTL Modeling with SystemVerilog for Simulation and S ...

1 ... 3 4 5 6 789 10 11 12 / 12 页下一页

返回列表发新帖

楼主: yesbird

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design

发表于 2020-2-20 08:53:18 | 显示全部楼层

下下来看看

回复支持反对

发表于 2020-2-24 16:34:51 | 显示全部楼层

thanks

回复支持反对

发表于 2020-2-26 12:46:37 | 显示全部楼层

thanks for share

回复支持反对

发表于 2020-2-29 19:52:22 | 显示全部楼层

绝对的，100%的值得拥有的好书！

回复支持反对

mailtoanoopbabu

发表于 2020-4-7 20:54:35 | 显示全部楼层

thanks

回复支持反对

mailtoanoopbabu

发表于 2020-4-7 20:57:14 | 显示全部楼层

thanks

回复支持反对

发表于 2020-4-8 12:42:08 | 显示全部楼层

http://link.springer.com/openurl ... n=978-1-84628-642-1

回复支持反对

mailtoanoopbabu

发表于 2020-4-30 21:17:58 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2020-4-30 21:56:21 | 显示全部楼层

回复支持反对

发表于 2020-5-1 10:14:06 | 显示全部楼层

感谢

回复支持反对

1 ... 3 4 5 6 789 10 11 12 / 12 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-29 14:23 , Processed in 0.124645 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表