求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》

Betray003 · 发表于 2022-5-6 19:37:01

打捞一下。。。

liming_DE · 发表于 2022-5-8 10:20:22

非常感谢

zhuhuiblog · 发表于 2022-5-9 19:58:07

yesbird 发表于 2019-8-1 08:46
check it

谢谢分享啦

logameve · 发表于 2022-7-6 12:56:59

thanks

someone_sl · 发表于 2022-8-7 21:41:16

感谢分享

fgao · 发表于 2022-9-16 10:13:03

谢谢大佬的pdf，找了好久

loveineda · 发表于 2022-12-12 10:29:06

这是本好书

jimcmwang · 发表于 2022-12-15 02:13:40

RTL_Modeling_with_SystemVerilo.pdf 11.52 MB, 下载次数: 360 , 下载积分: 资产 -4 信元, 下载支出 4 信元

allenfpga · 发表于 2023-7-5 19:24:17

同求，要是有中文版的就好了

jiangpeng86 · 发表于 2023-8-23 23:59:25

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[求助] 求书《RTL Modeling with SystemVerilog For Simulation and Synthesis: Using SystemVerilog for ASIC and FPGA Design》