设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › systemverilog专题：SV for design & SV for verificati ...

123 / 3 页下一页

返回列表发新帖

楼主: kevin_gene

systemverilog专题：SV for design & SV for verification

发表于 2010-2-25 18:12:01 | 显示全部楼层

发过多少次了

回复支持反对

发表于 2010-2-25 20:59:01 | 显示全部楼层

thanks

回复支持反对

发表于 2010-2-26 08:45:47 | 显示全部楼层

好东西，看看

回复支持反对

发表于 2010-3-4 14:23:34 | 显示全部楼层

谢谢分享……楼主辛苦了

回复支持反对

发表于 2010-8-17 21:20:31 | 显示全部楼层

kankan!!

回复支持反对

发表于 2010-8-18 11:51:04 | 显示全部楼层

dddddddddddddddddddddddddddddddddddddddd

回复支持反对

发表于 2010-9-8 02:25:18 | 显示全部楼层

好东西

回复支持反对

发表于 2011-1-16 21:38:00 | 显示全部楼层

Thanks for sharing

回复支持反对

发表于 2011-1-16 22:19:42 | 显示全部楼层

good one. thanks.

回复支持反对

发表于 2011-1-18 23:44:03 | 显示全部楼层

支持顶

回复支持反对

123 / 3 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-3 13:01 , Processed in 0.087636 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表