设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › SystemVerilog Testbench lab培训文档及代码

1 2 3 4 56 / 6 页

返回列表发新帖

楼主: yuquan216

[资料] SystemVerilog Testbench lab培训文档及代码

发表于 2022-3-30 10:31:20 | 显示全部楼层

看了下，是synopsys的lab源码和帮助文档，不错不错~谢谢楼主分享

回复支持反对

发表于 2022-3-30 11:33:46 | 显示全部楼层

very good thanks

回复支持反对

发表于 2022-6-8 10:38:42 | 显示全部楼层

thx for sharing

回复支持反对

发表于 2022-6-18 22:34:45 | 显示全部楼层

thanks

回复支持反对

发表于 2022-7-27 14:13:03 | 显示全部楼层

thank you

回复支持反对

发表于 2023-3-20 14:58:15 | 显示全部楼层

Thanks for sharing~~~

回复支持反对

发表于 2024-11-10 18:33:04 | 显示全部楼层

谢谢

回复支持反对

发表于 2024-12-23 19:00:02 | 显示全部楼层

good thanks

回复支持反对

发表于 2024-12-28 22:55:26 | 显示全部楼层

Goooooood

回复支持反对

发表于 2025-1-18 16:00:56 | 显示全部楼层

谢谢了！！

回复支持反对

1 2 3 4 56 / 6 页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-5-30 18:38 , Processed in 0.132715 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表