设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › systemverilog uvm 1.2 workshop user guide & lab guid ...

1 ... 3 4 5 6 789 10 11 12 ... 19 / 19 页下一页

返回列表发新帖

楼主: changli74

[资料] systemverilog uvm 1.2 workshop user guide & lab guide

发表于 2019-7-16 16:44:43 | 显示全部楼层

谢谢分享！

回复支持反对

发表于 2019-7-16 16:47:36 | 显示全部楼层

谢谢分享！

回复支持反对

发表于 2019-7-16 16:47:58 | 显示全部楼层

谢谢分享！

回复支持反对

发表于 2019-7-18 14:07:01 | 显示全部楼层

Thanks a lot .

回复支持反对

发表于 2019-7-18 14:34:57 | 显示全部楼层

thanks.goodtext

回复支持反对

发表于 2019-7-22 15:04:25 | 显示全部楼层

及時雨呀多謝分享剛好要用到

回复支持反对

发表于 2019-7-22 15:06:08 | 显示全部楼层

這個只能配合uvm1.2來跑麽?

回复支持反对

发表于 2019-7-31 22:41:51 | 显示全部楼层

多谢分享！

回复支持反对

发表于 2019-7-31 22:42:11 | 显示全部楼层

多谢分享！

回复支持反对

发表于 2019-8-3 20:07:58 | 显示全部楼层

多谢分享

回复支持反对

1 ... 3 4 5 6 789 10 11 12 ... 19 / 19 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-8 10:34 , Processed in 0.081395 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表