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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 精通Verilog HDL：IC设计核心技术实例详解

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楼主: lotus_ee

精通Verilog HDL：IC设计核心技术实例详解

发表于 2008-8-14 17:35:28 | 显示全部楼层

谢谢

顶一个

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发表于 2008-8-14 17:37:24 | 显示全部楼层

谢谢

顶顶顶

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发表于 2008-8-14 18:01:12 | 显示全部楼层

谢谢

灌水。。。

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发表于 2008-8-14 18:02:49 | 显示全部楼层

顶一个

灌水。。。

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发表于 2008-8-14 18:05:44 | 显示全部楼层

谢谢

顶楼上

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发表于 2008-8-14 18:07:21 | 显示全部楼层

55555

顶楼上

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发表于 2008-8-14 18:09:54 | 显示全部楼层

XIEXIE

呵呵11

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发表于 2008-8-14 18:11:34 | 显示全部楼层

XIEXIE

万恶诶地方

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发表于 2008-8-14 18:12:57 | 显示全部楼层

7永远永远

哈哈哈哈哈

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发表于 2008-8-14 18:14:19 | 显示全部楼层

hhh

哈哈哈哈

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