设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › python硬件设计库MyHDL

1 ... 10 11 12 131415 16 17 18 / 18 页下一页

返回列表发新帖

楼主: iNostory

[资料] python硬件设计库MyHDL

发表于 2018-11-29 21:20:36 | 显示全部楼层

谢谢楼主分享

回复支持反对

发表于 2018-12-11 09:10:28 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2018-12-28 12:28:33 | 显示全部楼层

回复支持反对

发表于 2019-2-8 16:02:47 | 显示全部楼层

谢谢~~~~~~~~~~~~~~

回复支持反对

发表于 2019-2-9 15:45:13 | 显示全部楼层

Python take over Verilog ??? nice idea

回复支持反对

发表于 2019-2-13 21:45:39 | 显示全部楼层

多谢分享

回复支持反对

发表于 2019-2-14 22:14:22 | 显示全部楼层

DINGYIGEXIAN

回复支持反对

发表于 2019-2-20 16:29:16 | 显示全部楼层

fpga用python 这个思路不错

回复支持反对

发表于 2019-2-21 12:09:42 | 显示全部楼层

fpga与python的结合这个思路不错

回复支持反对

发表于 2019-2-22 10:32:12 | 显示全部楼层

先看看怎么样

回复支持反对

1 ... 10 11 12 131415 16 17 18 / 18 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-5 07:27 , Processed in 0.098610 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表