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最近在学FPGA,看的夏宇闻老师的Verilog数字系统设计,经常看到这样的代码,比如下面的代码,请问一下显示的内容在哪里看,是不是用Modelsim?这种代码是不是直接用Modelsim的Start Simulation还是先编写Testbench?
- module display_cmds;
- reg a;
- initial $monitor("\$monitor: a = %b", a);
- initial
- begin
- $strobe ("\$strobe : a = %b", a);
- a = 0;
- a <= 1;
- $display ("\$display: a = %b", a);
- #1 $finish;
- end
- endmodule
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