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以前用ISE没有遇到过这个问题,这几天刚开始接触Vivado,首先我自己编写了一个Verilog代码,实现一个machine learning, 然后要用一个BRAM存储数据,就调用Vivado自带的BRAM。我的想法是:我直接把我自己写的代码和BRAM封装成一个完整的IP,然后调用这个新和成的IP。然后碰到了两个问题:
1. 我在用coe文件initial 这个BRAM的时候,我在core generator上load的时候是成功的,然后等我点击 file group里面的merge files的时候,系统提示coe file does not exist。 请问这个怎么解决呢?
2. 我先把第一步的initial放了一下,想着先合成IP再说,然后 repackage-IP成功之后,我在project里面调用这个IP,然后在综合的时候系统报错,说是我的top module那个文件找不到了,就算我后来选择add source,也照样加载不进去。请问这个怎么解决呢?
其实就是Vivado调用自带的IP的流程,我不知道是遗漏了哪一步还是什么。希望各位大大可以解答一下或者给点参考资料,谢谢了! |
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