verilog描述rtl效率讨论

luoyanghero · 发表于 2016-1-12 00:06:00

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使用verilog翻译计算模块时，会根据延迟插寄存器。实际上就是写always块，如何快速的写always块，常用的文本编辑器，如Vim,ue,notepad++，有生成always模板的脚本或者命令吗？

清霜一梦 · 发表于 2016-1-12 10:59:35

有模块引用。就是代码中只有assign 和引用例化D触发器的语句，几乎见不到always。
IC 数字前端就是这么设计的，和FPGA中的代码有点点区别。

luoyanghero · 发表于 2016-1-13 12:06:49

回复 2# 清霜一梦

这样调用模块也需要，clk,reset,rin,rout信号。还不如直接写always

rvisk · 发表于 2017-12-18 17:05:40

很多办法的，VIM都可以

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