菜鸡求助

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刚开始接触fpga 一个简单的计数器一直提示语法错误 希望各位能不吝赐教Error (10170): Verilog HDL syntax error at cnt_num.v(21) near text: a. Check for and fix any syntax errors that appear immediately before or at the specified keyword. The Altera Knowledge Database contains many articles with specific details on how to resolve this error. Visit the Knowledge Database at https://www.altera.com/support/s ... ge-base/search.html and search for this specific error message number.

   

        

            
1. module cnt_num
   
2. (clk,
   
3. rst_n,
   
4. cnt_num_out,
   
5. );
   
6. 
   
7. input clk,rst_n;
   
8. 
   
9. output cnt_num_out;
   
10. 
    
11. reg [27:0]cnt;
    
12. 
    
13. reg cnt_num_out_r;
    
14. 
    
15. always @ (posedge clk,negedge rst_n)
    
16.         begin
    
17.         if (!rst_n) begin
    
18.                 cnt<=28'd0;
    
19.                 cnt_num_out_r<=1'b0;
    
20.                 end
    
21.                 else if (cnt == 28'b&#8237;0010111110101111000010000000&#8236;) //此行报错
    
22.                         begin
    
23.                                 cnt<=1'b0;
    
24.                                 cnt_num_out_r<=1'b1;
    
25.                         end
    
26.                                 else cnt<=cnt+1'b1;
    
27.         end
    
28.         
    
29.         assign cnt_num_out = cnt_num_out_r;
    
30. endmodule
    
31. 
            

   

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y23angchen

应该是第23行错了，cnt 在 23行被写成了1bit， 年轻人，仔细点。

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回复 2# y23angchen


    嗯嗯 已经解决了 小的多谢了