设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › SystemVerilog硬件设计及建模

1 ... 4 5 6 7 8910 11 12 13 / 13 页下一页

返回列表发新帖

楼主: songxiayiqi

[资料] SystemVerilog硬件设计及建模

发表于 2021-1-13 08:34:48 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2021-1-14 03:15:36 | 显示全部楼层

多谢分享

回复支持反对

发表于 2021-1-24 13:34:56 | 显示全部楼层

非常感谢！

回复支持反对

化工一只小鸟

发表于 2021-1-27 11:14:36 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2021-1-28 11:22:24 | 显示全部楼层

谢谢

回复支持反对

IC的花花世界

发表于 2021-3-16 17:02:38 | 显示全部楼层

谢谢分享

回复支持反对

发表于 2021-3-17 14:35:17 | 显示全部楼层

下来学习学习谢谢lz

回复支持反对

发表于 2021-5-18 10:27:08 | 显示全部楼层

感谢分享，适合想要使用SV做设计的工程师

回复支持反对

发表于 2021-5-22 12:13:54 | 显示全部楼层

很需要，谢谢！

回复支持反对

发表于 2021-6-9 00:18:50 | 显示全部楼层

非常感谢楼主无私分享

回复支持反对

1 ... 4 5 6 7 8910 11 12 13 / 13 页下一页

返回列表发新帖

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-6-2 02:04 , Processed in 0.136769 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表