小白请教一个同步时钟信号的问题

xiaoyeah

系统主时钟只有一个clk，用verilog计数器的方式产生了一个8分频的时钟叫clk_div8，想请教大家1.如果想用这个clk_div8时钟来触发信号的话，可以直接在verilog里写 always @(posedge clk_div8 or negedge rst_n)吗 ？
2.在clk_div8时钟域产生的信号可以不加处理的直接拿到clk时钟域用吗？

navylin1

1. 可以，用create_generate_clock in synopsys
2. 可以，define them as synchronous clock and period is multiple of the master

zhonggs

可以的

fengqing1012

可以的，是同源同相的时钟

shiweishiwei

学些顶贴！！！！！！！！！

jack4778098

Andy126

lotfy

   

navylin1 发表于 2014-11-10 22:12
1. 可以，用create_generate_clock in synopsys
2. 可以，define them as synchronous clock and period is ...

不是说不可以用逻辑去产生时钟吗？
不管时许逻辑还是组合逻辑都不可以对时钟进行处理的

在时钟域来说他们是来源于同一个时钟，是为同步时钟，望大神解答下，我也是没多少经验

janlesion

1.可以
2.他们是同一个时钟域,要根据实际情况是否直接使用,因为从div8到源时钟的脉冲太长,看你的设计多次采样会不会有功能性问题

潇洒的蛋壳Chris

   

lotfy 发表于 2019-8-20 17:12
不是说不可以用逻辑去产生时钟吗？
不管时许逻辑还是组合逻辑都不可以对时钟进行处理的

不是说不可以用逻辑去产生时钟吗？ => 请问你这句话是从哪里看到的呀？是不是原话不是这么说的？
这个div8的电路可以用counter来做呀。不然分频时钟不用逻辑做又怎么做呢？不能完全靠PLL来振啊。