设为首页 收藏本站
在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码，快捷登录

手机号码，快捷登录

搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Xilinx的FPGA设计全流程：Modelsim－Synplify.Pro－ISE. ...
12345678910... 31下一页
返回列表 发新帖
楼主: chengzhenjun

Xilinx的FPGA设计全流程：Modelsim－Synplify.Pro－ISE.rar

[复制链接]
Jumliang
发表于 2008-3-26 00:26:39 | 显示全部楼层
感謝分享, 正好會用到^^
回复 支持 反对

举报

dsp1000
发表于 2008-3-27 20:43:29 | 显示全部楼层
不顶不行
回复 支持 反对

举报

shh107
发表于 2008-3-28 17:15:38 | 显示全部楼层
新手，看看，好好學習！謝謝樓主！
回复 支持 反对

举报

caodiren
发表于 2008-3-28 18:38:03 | 显示全部楼层
xie xie!!!
回复 支持 反对

举报

songke1981
发表于 2008-3-31 17:27:43 | 显示全部楼层
good,太支持了，呵呵
回复 支持 反对

举报

songke1981
发表于 2008-3-31 17:28:56 | 显示全部楼层
呵呵，再来感谢一次，呵呵2
回复 支持 反对

举报

hslq2008
发表于 2008-4-2 23:17:21 | 显示全部楼层
谢谢你!
回复 支持 反对

举报

eefresh
发表于 2008-4-5 09:59:27 | 显示全部楼层

看看

看看
kankan
回复 支持 反对

举报

eefresh
发表于 2008-4-5 10:09:02 | 显示全部楼层
希望货真价实...
回复 支持 反对

举报

jasonyxj
发表于 2008-4-10 22:43:45 | 显示全部楼层
好～~~~~~~~~~~~~~
回复 支持 反对

举报

下一页 »
12345678910... 31下一页
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-12 23:39 , Processed in 0.141003 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表