PLL带内噪声 版图设计问题

jkli022

最近小弟设计了一版PLL，测试发现带内相位噪声比较大，个人感觉模块电路的原理没问题，应该是版图的问题。我在布版时，PFD+CP+LPF+TSPC分频器共用一块地，共用一个电源；VCO+CML分频器共用一块地，共用一个电源；在整体版图中，这两块地采用单点连接方式。现在测试出来的结果，要比别人采用同样的结构，100KHz的相位噪声大15dB左右(环路带宽1MHz)。
请各位大神帮忙分析下问题，对版图的设计有没有改进的建议？谢谢

lwjee

首先要找到原因才好采取措施啊。

idaidayou

cml buffer is a large current block with large vdd ripple, it may decrease vco phase noise.
different power plan may cause different phase noise.
use different power/gnd with different bonding wire(5n+0.5ohm) simulation?

hezudao

屁都没有，分析个毛

fuyibin

只要改一个地方，把 lpf 接到VCO的地，准确的说 v2i 和 lpf 必须是一个地，否则都是扯淡
其实我现在做pll 就只有一个 gnd，并不需要分数字地和模拟地，但是 layout上的gnd必须非常小心，一般都是我自己做，layout engineer压根不会考虑到这些的

liuycto

回复 5# fuyibin

你的共地是封装时通过epad实现共地，还是在layout上就是一个地？

fuyibin

   

回复  fuyibin

你的共地是封装时通过epad实现共地，还是在layout上就是一个地？
liuycto 发表于 2014-8-4 14:29

                               
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layout上就是一个gnd

hszgl

回复 7# fuyibin


    layout上就一个GND的话对版图要求很高啊。

fuyibin

回复 8# hszgl
不要让digital block current 经过lpf & v2i gnd就可以了

hszgl

回复 9# fuyibin


    原理是比较明显的，之前做了一个，总之还是感觉很蛋疼。布局走线什么的限制有点大。