verilog用modelsim仿真毛刺怎么解决

lbz053273 · 发表于 2014-5-22 14:00:50

波形a1的下降沿的时候，b1处于上升沿，然后我需要的输出波形是C=a1||b1，然后在交接出产生毛刺，要怎么解决急急急！！
菜鸟拜谢！

richardxingxing · 发表于 2014-5-22 14:00:51

采用非阻塞赋值
always @(posedge clock)
begin
C <= a1||b1 ;
end

richardxingxing · 发表于 2014-5-22 14:04:54

对你的设计有啥影响呢？

lbz053273 · 发表于 2014-5-22 14:05:58

回复 2# richardxingxing

饿，我是新手，就是感觉毛刺不是要去除的么？

richardxingxing · 发表于 2014-5-22 14:07:35

回复 3# lbz053273

不影响你的设计就不需要

lbz053273 · 发表于 2014-5-22 14:10:39

回复 4# richardxingxing

了解了。能问下要是想去除的话，有什么方法么

richardxingxing · 发表于 2014-5-22 14:20:50

采用非阻塞赋值
always @(posedge clock)
begin
C <= a1||b1 ;
end

lbz053273 · 发表于 2014-5-22 14:28:11

回复 6# richardxingxing

谢谢了

账号		自动登录	找回密码
密码			注册

[求助] verilog用modelsim仿真毛刺怎么解决