请教各位大大bandgap流片之后同一个晶圆上的芯片的绝对值误差是多少

waterkingdom · 发表于 2013-7-15 17:30:59

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小弟做了一个共源共栅结构的无运放的带隙基准，给LDO做参考用的。流片出来LDO的误差在3.3V的10%以上，也就是有的片子低于3.0V，甚至有的在2.8V。由于带隙没有引出测试脚，这里推断是带隙出了问题，因为我的LDO环路增益感觉是没问题的。所以这里问一下各位有流片经验的大大你们出来的带隙同一个晶圆上的绝对值误差是多少（都在常温下）？谢谢了

寂寞的歌 · 发表于 2013-7-15 19:16:01

这个从理论上来讲，好的工艺线出来的结果分布较好，6sigma的范围大概为3％～～

fly2159 · 发表于 2013-7-16 10:11:47

应该留有trimming码的，不过你这个误差的确有点大了。。。

ddiva · 发表于 2013-7-16 10:37:52

看用啥工艺， CSMC差一些的工艺，即使是带运放的bg，偏差也会到+/-5%，别说不带运放的了。。。
查查该工艺的mismatch参数，结合电路结构可以计算出offset

foxzciori · 发表于 2013-7-16 11:19:06

这么大的误差，如果推测是bandgap的问题，可以比对一下monte carlo的结果看看。
不过最好还是开盖用探针直接测一下bandgap最直接，就是测试费用贵一点而已。

math123 · 发表于 2013-7-16 12:17:37

本帖最后由 math123 于 2013-7-16 12:18 编辑

共源共栅结构的bandgap因为抑制能力不高，PSRR和温漂没带运放的好，曾经调过一个二级运放的bandgap，发现温漂老不太理想，最后才发现是gain不够。。

楼主情况的话，我猜测还是匹配出了问题，由于失配而影响这个bandgap的精度的管子有两对，一对是靠近VDD的PMOS镜像管，另外一对是产生delta VT的NMOS管，而且这对NMOS管可能还是衬底接地的。

楼主能说下上面这两对管子的尺寸是多大吗，不会只分配了几十um^2的面积吧？