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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 华为海思采用的verilog编码规范
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楼主: knight0123

[资料] 华为海思采用的verilog编码规范

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dopy
发表于 2025-1-31 16:30:29 | 显示全部楼层
3q， 非常好
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skahill
发表于 2025-2-1 10:55:26 | 显示全部楼层
Many thanks
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johnpisces2
发表于 2025-2-6 14:12:05 | 显示全部楼层
海你媽 明明就是ITRI的
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sxwlalala
发表于 2025-2-6 14:29:51 | 显示全部楼层
kankan
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heidifly
发表于 2025-2-13 17:23:23 | 显示全部楼层
啥东西？还英文版的，没看到有楼主讲的目录分类
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lsjxyp
发表于 2025-4-2 10:32:02 | 显示全部楼层
看看，学习一下
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survivalmode
发表于 2025-4-2 13:59:35 | 显示全部楼层
不是海思内部规范
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anflower
发表于 2025-4-2 20:42:02 | 显示全部楼层
谢谢分享
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totuwei
发表于 2025-4-15 15:57:45 | 显示全部楼层
Too simple.
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