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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 总线技术与高速接口 › 资料共享 › 1-wire总线verilog代码(with testbench)
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楼主: priorjack

[原创] 1-wire总线verilog代码(with testbench)

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发表于 2012-9-12 15:25:16 | 显示全部楼层
不看不知道啊！！
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发表于 2012-10-5 14:38:06 | 显示全部楼层
谢谢楼主啊 下下来看看
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发表于 2012-10-10 14:56:28 | 显示全部楼层
謝謝，正好需要這些資料
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发表于 2012-12-7 11:01:41 | 显示全部楼层
xuexie l e xiexie
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发表于 2013-5-10 10:31:58 | 显示全部楼层
支持一下，不过内容似乎不全
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waljj
发表于 2013-6-9 14:16:58 | 显示全部楼层
sky
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发表于 2013-6-19 22:57:04 | 显示全部楼层
goooood，i need it
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decorr
发表于 2014-4-19 16:53:53 | 显示全部楼层
非常感谢楼主提供这么好的资料
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juna730
发表于 2014-4-29 09:08:34 | 显示全部楼层
谢谢楼主分享
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xyl@2013
发表于 2014-5-10 16:02:09 | 显示全部楼层
谢谢楼主！！
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