1-wire总线verilog代码(with testbench)

priorjack

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2011-10-10 20:48 上传

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1. 
   
2. 
   
3. 
   
4. 
   
5. module onewire_top(clk,reset_n,wire_in...);
   
6. 
   
7. input clk,reset_n;
   
8. input [1:0] sel;
   
9. input wire_in;
   
10. input [7:0] wrdata;
    
11. output [7:0] rddata;
    
12. output wire_out;
    
13. output wire_state;
    
14. ...
    
15. Rst_Device RstDevice(
    
16. .clk(clk),
    
17. .reset_n(reset_n),
    
18. .sel(sel[1:0])
    
19. );
    
20. 
    
21. Write_Device WrDevice(
    
22. .clk(clk),
    
23. .reset_n(reset_n),
    
24. .wire_out(wire_out),
    
25. ...
    
26. 
    
27. Read_Device RdDevice(
    
28. .clk(clk),
    
29. .reset_n(reset_n),
    
30. .wire_in(wire_in),
    
31. ...
            

   

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benben7

这么及时 谢楼主 下来看看

amlongshan

回复 1# priorjack


    谢谢楼主！！

packet

謝謝，正好需要這些資料

kongguzcq

楼主，模块不全啊

ylrainman

谢谢，怎么有两个包？

packet

謝謝，正好需要這些資料

pmboy

謝謝，正好需要這些資料

xiaoling

非常感谢

梦之幽蓝

謝謝，正好需要這些資料