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[原创] 1-wire总线verilog代码(with testbench)

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发表于 2011-10-10 20:51:27 | 显示全部楼层 |阅读模式

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  1. module onewire_top(clk,reset_n,wire_in...);

  2. input clk,reset_n;
  3. input [1:0] sel;
  4. input wire_in;
  5. input [7:0] wrdata;
  6. output [7:0] rddata;
  7. output wire_out;
  8. output wire_state;
  9. ...
  10. Rst_Device RstDevice(
  11. .clk(clk),
  12. .reset_n(reset_n),
  13. .sel(sel[1:0])
  14. );

  15. Write_Device WrDevice(
  16. .clk(clk),
  17. .reset_n(reset_n),
  18. .wire_out(wire_out),
  19. ...

  20. Read_Device RdDevice(
  21. .clk(clk),
  22. .reset_n(reset_n),
  23. .wire_in(wire_in),
  24. ...
            

   

    复制代码

myonewire.rar

2.57 KB, 下载次数: 226 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2011-10-25 09:21:55 | 显示全部楼层
这么及时 谢楼主 下来看看
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发表于 2011-11-1 15:13:02 | 显示全部楼层
回复 1# priorjack


    谢谢楼主!!
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发表于 2011-11-13 23:14:11 | 显示全部楼层
謝謝,正好需要這些資料
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发表于 2011-12-23 15:02:06 | 显示全部楼层
楼主,模块不全啊
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发表于 2011-12-24 00:07:47 | 显示全部楼层
谢谢,怎么有两个包?
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发表于 2012-1-7 15:39:13 | 显示全部楼层
謝謝,正好需要這些資料
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发表于 2012-2-24 17:03:23 | 显示全部楼层
謝謝,正好需要這些資料
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发表于 2012-2-28 13:13:37 | 显示全部楼层
非常感谢
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发表于 2012-8-30 09:06:50 | 显示全部楼层
謝謝,正好需要這些資料
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