你是用VHDL还是用Verilog HDL？

wjzhe · 发表于 2019-4-18 20:00:45

先学的VHDL，一直VHDL

wuzl423 · 发表于 2019-4-20 13:03:11

verilog

liusuxiao · 发表于 2019-4-23 11:00:58

Verilog

gyong22 · 发表于 2019-4-23 14:15:22

I prefer verilog.

也许没你照样活 · 发表于 2019-4-24 20:16:32

verilog用得多一些，VHDL也能看懂。个人感觉在数据流建模这一块verilog好像更强大一些，而且随着验证发展越来越快，verilog和systemverilog的结合明显更优

junjun8959 · 发表于 2019-5-7 17:35:09

30多了，現在開始發Verilog，原有C基礎。

lzhtqwh · 发表于 2019-5-11 15:51:36

我觉得VERILOG好用

suisuisi · 发表于 2019-5-24 17:31:56

Verilog好上手，所以我用VHDL

cykablyat · 发表于 2019-5-31 16:50:09

verilog易于学习，用途广泛

a056433j · 发表于 2019-5-31 18:59:28

Verilog好上手

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